Cadence Virtuoso 快捷鍵

 

Schematic 常用快捷鍵

X：檢查並存檔

S：存檔

[：縮小

]：放大

F：整圖居中顯示

U：撤銷上一次操作

Esc：清除剛才鍵入的命令

C：複製

M：移動

e：進入下一層，可讀模式

E：進入下一層，可寫模式（不可返回）

Ctrl+e：返回上一層

Shift+m：移動Symbol但不移動連線

Delete：刪除

I：添加Symbol

P：添加Pin

R：旋轉Symbol並拖動連線

Q：屬性編輯

L：添加線名

Shift+L：標注

N：添加幾何圖形

Shift+N：添加標籤

G：查看錯誤

F3：對當前的命令進行編輯

Layout 常用快捷鍵

Shift+z：縮小

Ctrl+z：放大

F：整圖居中顯示

U：撤銷上一次操作

Esc：清楚剛鍵入的命令

Ctrl+D：取消選擇，這個也可用滑鼠點擊空白區域實現。經常使用這個快速鍵可以防止誤操作。

C：複製

M：移動

Q：顯示屬性

Delete：刪除

I：插入模組 (Instance)

S：拉伸工具 Stretch，要求是框選要拉伸圖形，再拉伸。我覺得這個拉伸工具是 Virtuoso 版圖設計區別於其他繪圖軟體的精華所在，能在保持圖形原有性質的前提下，自由拉伸。這個符合 Layout 佈局的要求。

R：畫矩形

Shift+P：多邊形工具 Polygon

P： 插入 Path(路徑)。這些最後都要 Convert to Polygon 的。

K：尺規工具

Shift+K：清除所有尺規

Shift+C：裁切 (Chop)

L：標籤工具，標籤要加在特定的 text 層上

 

IC EDA 流程設計軟體工具

 IC設計的流程複雜，使用到的工具眾多，整套採購下來要近百萬至千萬台幣。

IC EDA 使用工具:

數位設計前段

1. 硬體描述語言: Verilog、VHDL。

2. RTL simulation: Cadence NCLaunch(NC Verilog + NC VHDL + NC simulators)、Synopsys VCS(simulation) + Verdi(debug)、Mentor Modelsim。

3. Logic Synthesis(Verilog or VHDL code to Gate-Level Netlist ): Cadence Genus、Synopsys Design complier(DC) and Library complier(LC)。

數位設計後段

1. APR(Automatic Placement & Routing): Cadence Innovus、Synopsys IC complier(ICC)。

Design for testability(DFT)

1. BSCAN: Mentor BSDArchit、Sysnopsy BSD Compiler。

2. MBIST: Mentor Tessent Memory BIST。 

3. ATPG: Mentor TestKompress、Synopsys TetraMAX 。

4. Scan chain: Synopsys DFT compiler。

Design Signoff

1. Timing: Synopsys PrimeTime、Cadence Tempus。

2. Physical: Mentor Calibre、Synopsys IC Validator、Cadence Physical Verification System(PVS)。

類比設計

1. CMOS circuit design and simulation: Synopsys Laker ADP(circuit design)、Synopsys Hspice(simulation)、Cadence Virtuoso、Mentor Tanner S-Edit、Mentor Caliber(DRC/LVS)。

2. Layout: Synopsys Laker、Cadence Virtuoso、Mentor Tanner L-Edit。

IC開發流程:

1.      邏輯模擬：ModelSim（Mentor Graphics）

*使用Linux的vi編輯器編寫Verilog。

*使用ModelSim軟體的基本功能與操作。

2.      邏輯合成：Design Compiler（Synopsys）

*使用邏輯合成工具Design Compiler的圖形使用者方式與命令（腳本）操作方式。

*編寫邏輯合成約束指令檔，並應用指令檔控制合成過程。

*進行合成結果分析：綜合最壞路徑延時、功耗估計等。

*可測性設計的邏輯合成。

 

3.      靜態時序分析：Prime Time（Synopsys）

*使用靜態時序分析工具Prime Time的操作方式。

*理解輸入延時、輸出延時、時序弧等概念。

*對邏輯合成後的電路設計進行靜態時序分析，分析關鍵路徑。

 

4.      版圖合成：SOC Encounter（Cadence）

*瞭解並輸入應用SOC Encounter進行版圖合成的各類庫檔及邏輯合成檔。

*進行版圖規劃設計。

*進行電源網路合成。

*進行自動佈局。

*進行時鐘樹合成。

*進行自動佈線，完成版圖合成。

*版圖驗證:

**將版圖合成的結果導入模擬IC設計工具IC5141。

**應用版圖驗證工具Assura對版圖進行DRC驗證、LVS驗證。

 

5.      自動測試向量生成：TetraMAX（Synopsys）

*熟悉測試向量合成工具TetraMAX的操作。

*對電路的DFT合成網表構造ATPG模型。

*進行設計規則檢查。

*外部輸入測試圖形的故障類比。

 

6.      形式驗證：Formality（Synopsys）

*使用形式驗證工具Formality的基本概念與軟體操作流程。

*讀入設計、設置資訊、匹配比較點與驗證。

*結果分析與除錯。

 

7.       版圖驗證工具：IC5141、Assura （Cadence）

IC設計流程與使用工具:

Linux如何編輯bashrc配置文件與查看Cadence Virtuoso配置

在終端機中輸入:

vi ~/.bashrc

Cadence Virtuoso IC510-Importing Verilog(3) 匯入硬體描述電路

(1). 在CIW(Command Interpreter Window)視窗下，選擇"File > Import > Verilog..."。

(2). 在Target Library Name欄位中，點選"Browse"，開啟Library Browser視窗，在Library欄中點選上章節中新增的Library。

(3). 在File Filter Name點選之前章節所撰寫Verilog檔案後，按"Add"，設定完成按"OK"。

(4). 按"Yes"。

(5). 顯示logIn的資訊。

(6). 之後可以在Library Manager視窗中的View欄位中看到新加入的硬體描述電路。

(7). 點選View欄位中的"functional"，可以看到Verilog原始程式碼，點選View欄位中的"symbol"會開啟電路的符號。

Cadence Virtuoso IC510-Importing Verilog(2) 新增Library

(1). 在Linux作業系統下，開啟"Terminal"，輸入"icfb&"。

(2). 在Library Manager視窗下，選擇"File > New > Library..."。

(3). 在Name欄位中輸入Library 名稱，這裡先使用"test"，在Directory欄位中點選存檔路徑，這裡先存檔至"/root/Desktop/test"下，/test是事先在桌面新增的檔案夾，設定完成後按"OK"。

(4). 勾選"Don't need a techfile"，因為之後的作業只是要模擬設計電路，不需要選定晶圓製程，勾選好後按"OK"。

(5). 最後可以在Library Manager視窗下的Library欄中看到新建立的"test"Library。

Cadence Virtuoso IC510-Importing Verilog(1) 撰寫數位電路程式

(1). 在建立的目錄檔案夾下按"滑鼠右鍵"，選擇"Create Document > Empty File"。

(2). 修改檔案名稱，因為使用的語言是Verilog，因此副檔名要改成".v"，這裡先輸入"test.v"。

(3). 使用"滑鼠左鍵"點選檔案後，在按"滑鼠右鍵"，選擇"Open with "Text Editor""。

(4). 選擇"View > Highlight Mode > Sources"，勾選"Verilog"，這樣Verilog語言的關鍵字會顯示不同的顏色，以方便識別。

(5). 輸入硬體描述的程式碼，之後按"Save"。

Cadence Virtuoso IC510(6) 模擬

(1). 使用"滑鼠左鍵"點選電阻元件，在按"滑鼠中鍵"，選擇"Properties..."。

(2). 在Edit Object Properties視窗中，在Resistance欄中將電阻值由"5K"改成"1K"後，按"OK"。

(3). 使用"滑鼠左鍵"點選電壓源元件，在按"滑鼠中鍵"，選擇"Properties..."。

(4). Edit Object Properties視窗中，在DC  voltage欄將"5V"改成"vs"後，按"OK"。

(5). Schematic Editing視窗下，選擇"Design > Check and Save"或是"Check and Save"ICON。

(6). 選擇"Tools > Analog Environment"。

(7). 在Analog Design Environment視窗，選擇"Variables > Copy From Cellview"。

(8). 在Design Variables欄中的Name會增加"vs"欄位，使用"滑鼠左鍵"點選此欄位，在選擇"Variables > Edit..."或點選Edit Variables "ICON。

(9). 在Value(Expr)欄位中輸入"5"，後按"OK"。

(10). 選擇"Analyses > Choose"或點選"Choose Analyses"ICON。

(11). 依下圖勾選與輸入，Analysis勾選:"dc"，
勾選"Save DC Operating Point"，
Sweep Variable欄中勾選"Design Variable"，Variable Name輸入"vs"，
Sweep Range欄中，Start欄位輸入"1"，Stop欄位輸入"5"，Sweep Type選擇"Linear"，勾選的Step Size欄位輸入"1"，
完成後按"OK"。

(12). 選擇"Outputs > Save All..."存檔設定。

(13). 在Save Options視窗中，
Select signals to output(save)勾選"all"，
Select power signals to output(pwr)勾選"all"，
Select device currents(currents)勾選"all"，
Select AC terminal currents(useprobes)勾選"yes"，
設定完成按"OK"。

(14). 選擇"Simulation > Netlist and Run"或是點選"Netlist and Run"ICON。

(15). 產生了spectre.out檔。

(16). 選擇"Results > Direct Plot > Main Form..."

(17). 在Function欄位中勾選"Current"，勾選完成後直接點選Schematic Editing視窗下的電路節點。

(18). 使用"滑鼠左鍵"點選電阻與電壓源的節點。

(19). 顯示模擬結果。