Qt版面配置管理（QLayout）-1

Qt設計視窗的版面規劃有兩種方式,一種是Qt設計器（Qt Designer）規劃,另外一種就是Qt版面配置管理器（QLayout）,我在這裡紀錄一下使用版面配置管理器程式範例.
範例1：增加按鈕（Push Button）,水平排版

1. Helloworld.pro

TARGET = helloworld

SOURCES += main.cpp \

    layoutdlg.cpp

HEADERS  += \

    layoutdlg.h

FORMS    += dialog.ui

2. main.cpp

#include <QtGui>

#include <QtCore>

#include "layoutdlg.h"

int main(int argc, char* argv[])

{

    QApplication app(argc, argv);

    layoutdlg helloworld;

    helloworld.show();

    return app.exec();

}

3. layoutdlg.cpp

#include <QtGui>

#include "layoutdlg.h"

layoutdlg::layoutdlg(QDialog *parent)

 : QDialog(parent)

{

    QPushButton *button1, *button2;

    button1 = new QPushButton(tr("YES"));

    button2 = new QPushButton(tr("NO"));

    QHBoxLayout *layout = new QHBoxLayout;

    layout->addWidget(button1);

    layout->addWidget(button2);

    setLayout(layout);

}

4. layoutdlg.h

#ifndef LAYOUTDLG_H

#define LAYOUTDLG_H

#include <QDialog>

class QPushButton;

class layoutdlg  :  public QDialog

{

    Q_OBJECT

public:

    layoutdlg(QDialog *parent = 0);

};

#endif // LAYOUTDLG_H

顯示結果：

台灣科技大學與晶心簽訂共同推動ACE檢定

當初在Andes Tech設計的32-bit MCU開發板,終於開始推廣.

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台灣科技大學與晶心簽訂共同推動ACE檢定 
2013/07/08-賴品如 晶心科技近期在台灣專案辦理捐贈全新嵌入式開發平台ADP-WT59F064及整合開發環境軟體AndeSight給獲選的大學，以便強化實驗設備及豐富嵌入式課程內容，並用於ACE(Andes Certified Engineer)檢定考試的用途。

日前國立台灣科技大學甫與晶心科技簽訂共同推動ACE檢定計畫合作意向書，希望藉由此檢定計畫對台灣科技教育，特別是嵌入式課程教育，產生無遠弗屆的影響，並且藉由一流大學的熱心參與此檢定計畫，產生龍頭效應，帶動各地同學積極投入。

晶心科技林志明總經理表示，晶心ACE分級檢定的效益在於強化考生對嵌入式系統技術的了解，同時能學習軟硬體協同設計的概念，對於同學未來進入企業任職有相當的幫助，所以「晶心開發系統技術能力分級檢定」是同學在畢業後進入業界最為重要的橋樑。

晶心ACE分級檢定是秉持對企業客戶提供訓練服務的內容與精神來規劃，真正可以使參與此檢定活動的各大學或研究所同學，在步出校門之前實際接觸與接受企業界一樣的嵌入式系統開發的課程。此次能與執台灣技職教育牛耳的國立台灣科技大學簽訂共同推動ACE檢定計畫合作意向書，顯示台灣科技大學對此檢定計畫的重視，希望能起領頭羊的作用，使嵌入式系統開發的檢定受到普遍的重視。

晶心科技於2005年創立於新竹科學園區，致力於開發32位元嵌入式微處理器核心智財AndesCore與系統晶片平台(Processor-based SoC Platforms)，為一結合軟硬體及系統整合能力且專注於系統晶片核心開發的公司。晶心科技持續研發推出主流、低、中、高階等級的嵌入式微處理器核心IP和子系統，供應給晶片設計公司作為開發系統晶片之用。相較於其他傳統嵌入式微處理器，採用晶心處理器的產品能有更高效率和更低功耗的表現。

目前晶心科技已站穩在全球32位元嵌入式微處理器IP供應商第二領先群之地位，僅次於英國ARM的第一領先群，是值得國人與莘莘學子引以為傲的世界級嵌入式微處理器IP開發供應廠家。

在亞太市場取得50餘個授權合約，及內含晶心嵌入式微處理器核心的裝置出貨已達2.8億個之後，有鑑於目前廣泛選用晶心處理器於應用元件上的半導體公司僅見於亞洲地區，於是宣布拓展計畫，決定將技術支援及業務觸角伸向美國半導體產業。晶心前進美國的計畫將包含產品銷售、服務、技術支援三方面，同時也將提供搭載晶心核心晶片的開發板，以供開發系統應用時可全速執行。

OpenRISC 1000 下載原始碼

CPU也是屬於數位IC設計一項重要的核心科目，但是要從無到有開發一個CPU架構，我想不是念完"計算機組織與設計"這本書就能設計出來的，不過我們還是可以參考OpenRISC 1000原始碼來幫助我們學習CPU的設計。

哪要如何下載OpenRISC 1000呢?
1. 請先至OpenCores http://opencores.org/home網站登錄資料，登錄完成後Login。

2. 進入OpenCores我們使用滑鼠選擇"Projcts"ICON，這裡是依照數位IC設計程式不同產品做分門別類，有使用VHDL或是用Verilog語言去撰寫的程式。
在台灣我發現有些學校會敎VHDL，不過台灣IC設計業界都是使用Verilog語言來開發比較多。

3. 這裡我們展開"Processor"處理器這個欄位。

4. 看到"OpenRISC 1000"的選項，點選進去，OpenRISC 2000還在開發中，所以不要選。

5. 使用滑鼠點選"OpenRISC Community Portal Wiki"。

6. 最後我們到了OpenRISC下載頁面，不想使用SVN下載的話，可以點選"OR1200 OpenRISC Processor"至此頁面下載原始碼，但是只有CPU core沒有完整的SoC平台，在開發上是很不方便的，因此選擇"ORPSoC"(OpenRISC Reference Platform System on Chip)。

7. 之後到了ORPSoC章節，使用滑鼠點選"ORPSoC"連結路徑。

8. 之後可以看到ORPSoC的SVN下載路徑。

svn co http://opencores.org/ocsvn/openrisc/openrisc/trunk/orpsocv2

9. 最後我使用TortoiseSVN工具下載ORPSoC。

OpenRISC 1000架構

The OpenRISC 1200 is an implementation of OpenRISC 1000 processor family.

The OR1200 is a 32-bit scalar RISC with Harvard microarchitecture, 5 stage integer pipeline, virtual memory support (MMU) and basic DSP capabilities.

Default caches are 1-way direct-mapped 8KB data cache and 1-way direct-mapped 8KB instruction cache, each with 16-byte line size. Both caches are physically tagged. By default MMUs are implemented and they are constructed of 64-entry hash based 1-way direct-mapped data TLB and 64-entry hash based 1-way direct-mapped instruction TLB. Supplemental facilities include debug unit for real-time debugging, high resolution tick timer, programmable interrupt controller and power management support.

General Microarchitecture

• Central CPU/DSP block
• IEEE 754 compliant single precision FPU
• Direct mapped data cache
• Direct mapped instruction cache
• Data MMU based on hash-based DTLB
• Instruction MMU based on hash-based ITLB
• Power management unit and power management interface
• Tick timer
• Debug unit and development interface
• Interrupt controller and interrupt interface
• Instruction and Data WISHBONE B3 compliant interfaces

OpenRISC 1000架構簡介

# A completely free and open architecture.

# A linear, 32-bit or 64-bit logical address space with implementation-specific physical

address space.

# Simple and uniform-length instruction formats featuring different instruction set

extensions:

# OpenRISC Basic Instruction Set (ORBIS32/64) with 32-bit wide instructions

aligned on 32-bit boundaries in memory and operating on 32- and 64-bit data

# OpenRISC Vector/DSP eXtension (ORVDX64) with 32-bit wide instructions

aligned on 32-bit boundaries in memory and operating on 8-, 16-, 32- and 64-bit

data

# OpenRISC Floating-Point eXtension (ORFPX32/64) with 32-bit wide instructions

aligned on 32-bit boundaries in memory and operating on 32- and 64-bit data

# Two simple memory addressing modes, whereby memory address is calculated by:

# addition of a register operand and a signed 16-bit immediate value

# addition of a register operand and a signed 16-bit immediate value followed by

update of the register operand with the calculated effective address

# Two register operands (or one register and a constant) for most instructions who then

place the result in a third register

# Shadowed or single 32-entry or narrow 16-entry general purpose register file

# Optional branch delay slot for keeping the pipeline as full as possible

# Support for separate instruction and data caches/MMUs (Harvard architecture) or for

unified instruction and data caches/MMUs (Stanford architecture)

# A flexible architecture definition that allows certain functions to be performed either

in hardware or with the assistance of implementation-specific software

# Number of different, separated exceptions simplifying exception model

# Fast context switch support in register set, caches, and MMUs

Cadence 宣布收購IP商 Tensilica

【CTIMES 何向愷 報導】   2013年03月13日 星期三

電子業又有一起併購案，EDA大廠Cadence昨(3/12)宣佈，，以約3億8千萬美元的現金收購IP供應商Tensilica達成了一項最終協議。Cadence表示，Tensilica在行動無線、網絡基礎設施、汽車訊息娛樂和家庭應用等各方面，提供了針對優化嵌入式資料和訊號處理的可配置資料平面處理單元，這些技術將進一步擴展Cadence的IP產品組合。

由於Cadence與ARM有長期的合作關係，這個併購案會不會產生負面的影響？相較於ARC與ARM的部分市場重疊競爭關係，Tensilica近年來的定位與ARM並無太大的正面衝突，反而有互補的搭配關係。為了做出市場區隔，Tensilica目前定位為資料平面處理單元（dataplane processing units, DPUs）的IP供應商，強調能優化SSD、視訊及音訊等數據密集型的應用處理能力。

Cadence總裁兼CEO陳立武(Lip-Bu Tan)表示：「有了Tensilica的IP組合，我們將能夠為工程師提供一個更完整的SoC解決方案，加快發展創新和差異化的產品，同時縮短產品上市時間。」

在處理器核心IP的市場，近來由ARM獨大的局面已經成形，過去在這個領域各自奮鬥的MIPS、ARC都被併購了，如今Tensilica也走向相同的命運。其中MIPS是在去年底被Imagination Technology（IMG）以6千萬美金併購，ARC則在2009年9月即被Virage Logic併購，接著Virage Logic在2010年中被Cadence的最大對手新思（Synopsys）買下，讓EDA的競爭角力擴展到處理器IP的掌握度上。

延伸閱讀

相較於ARM及MIPS，ARC和Tensilica提供的是可配置型（Configurable）處理器IP，能提供更大的客製化彈性，而且是多核心的架構。以Tensilica來說，該公司提出的 Xtensa 處理器是一個可以自由裝組、可以彈性擴張，並可以自動合成的處理器核心。

採用 Xtensa 的技術時，系統設計工程師可以挑選所需的單元架構，再加上自創的新指令與硬體執行單元，就可以設計出比其它傳統方式更符合需求的處理器核心。Xtensa的另一特色是其生產器可以針對每一個處理器的特殊組合，自動產生出一套作業系統和軟體工具。

目前全球持有Tensilica公司的IP授權許可公司超過200個，包括OEM製造商及世界前十大半導體公司中的七家，Tensilica的IP核在全球的總出貨量已超過20億顆。

MIPS同意出售專利財產予AST

2012/11/23

美普思(MIPS)宣布已與Allied Security Trust (AST)以併購為主要業務的子公司--Bridge Crossing和Imagination科技公司分別達成確定性協議，將以每股約7.31美元現金的淨收益價格收購美普思科技普通股。以2012年4月11日的收盤價格計算，此交易總金額的溢價為40%。4月11日是業界首次公開傳出美普思有可能出售消息的前一日。美普思科技執行長Sandeep Vij表示，經過詳細評估能提升股東價值的各種選項後，董事會決定對公司最佳的選擇是將專利財產賣給AST組成的聯盟，並將公司出售給Imagination科技。納入Imagination科技旗下後，美普思架構仍將繼續得到支援，而且擁有美普思專利的保護。這樣成功的結果是建立在美普思處理器架構的豐富資產上，並且還能有效發揮公司專利組合的價值。 Bridge Crossing將收購美普思總共五百八十項專利資產中的四百九十八項，總金額為3.5億美元。美普思仍將保有八十二項與MIPS架構直接相關的重要專利，並將獲得所有賣給Bridge Crossing專利財產的免權利金永久授權。美普思還將提供Bridge Crossing其八十二項保有專利財產的限制性授權。 美普思網址：www.mips.com _______________________________________________ 之前5月就有傳出MIPS要出售的消息，如下所示,現在MIPS真的出售了,不知道會不會對CPU IP的市場會有什麼樣的改變. _______________________________________________ MIPS將出售！晶心有望躍升全球第2大處理器IP供應商 聯發科(2454-TW)轉投資的處理器架構平台供應商晶心科技(Andes)，隨著全球處理器IP第二大廠MIPS宣佈出售尋求買家後，晶心有機會取代成為全球僅次於ARM的第二大處理器IP供應商。 晶心表示，目前使用使用Andes處理器的產品橫跨手機、網通、觸控以及固態硬碟SSD控制等。目前市面上這些內嵌Andes處理器(Andes-Embedded™)的應用晶片已超過一億顆，單月出貨千萬套，並逐年快速增加中。 晶心進一步指出，公司自2008年推出第一款32位元嵌入式處理器核心AndesCore™─N1213以來，已發展成為亞洲第一的微處理器IP廠商，而解決方案更涵蓋所有微處理器應用領域，範圍從超低成本的嵌入式微控制器，到支援網路、行動通訊及消費性娛樂等應用的高效能多核心處理器。因此，在今日所有的電子產品應用中，幾乎隨處可見Andes處理器的蹤跡，包括智慧型手機、筆記型電腦、衛星導航、遊樂器、數位相機、DVD影音裝置等。 晶心總經理林志明強調，公司晶心以協助客戶將處理器快速導入新產品中為目標，並依客戶應用，提供客製化的服務，針對Andes處理器架構進行最佳化的設計，大幅提升客戶的系統性能並縮減客戶的晶片成本。近幾年中低階電子產品使用的晶片普遍存在ASP及毛利率的壓力，而晶心的32位元處理器在這市場上大有斬獲，並快速取得客戶認同，主要原因是客戶在產品價格及效能表現上有明顯的優勢。幾家客戶的採用發揮示範作用，產生連鎖效應，使得更多同領域的晶片廠商轉向晶心的處理器，讓低成本，高效能的一系列核心處理器產品，達到破壞性創新，一旦進入至一個產品的應用領域，便可大幅提升滲透率。