IC設計的流程複雜，使用到的工具眾多，整套採購下來要近百萬至千萬台幣。
IC EDA 使用工具:
數位設計前段
1. 硬體描述語言: Verilog、VHDL。
2. RTL simulation: Cadence NCLaunch(NC Verilog + NC VHDL + NC simulators)、Synopsys VCS(simulation) + Verdi(debug)、Mentor Modelsim。
3. Logic Synthesis(Verilog or VHDL code to Gate-Level Netlist ): Cadence Genus、Synopsys Design complier(DC) and Library complier(LC)。
數位設計後段
1. APR(Automatic Placement & Routing): Cadence Innovus、Synopsys IC complier(ICC)。
Design for testability(DFT)
1. BSCAN: Mentor BSDArchit、Sysnopsy BSD Compiler。
2. MBIST: Mentor Tessent Memory BIST。
3. ATPG: Mentor TestKompress、Synopsys TetraMAX 。
4. Scan chain: Synopsys DFT compiler。
Design Signoff
1. Timing: Synopsys PrimeTime、Cadence Tempus。
2. Physical: Mentor Calibre、Synopsys IC Validator、Cadence Physical Verification System(PVS)。
類比設計
1. CMOS circuit design and simulation: Synopsys Laker ADP(circuit design)、Synopsys Hspice(simulation)、Cadence Virtuoso、Mentor Tanner S-Edit、Mentor Caliber(DRC/LVS)。
2. Layout: Synopsys Laker、Cadence Virtuoso、Mentor Tanner L-Edit。
IC開發流程:
1. 邏輯模擬：ModelSim（Mentor Graphics）
*使用Linux的vi編輯器編寫Verilog。
*使用ModelSim軟體的基本功能與操作。
2. 邏輯合成：Design Compiler（Synopsys）
*使用邏輯合成工具Design Compiler的圖形使用者方式與命令（腳本）操作方式。
*編寫邏輯合成約束指令檔，並應用指令檔控制合成過程。
*進行合成結果分析：綜合最壞路徑延時、功耗估計等。
*可測性設計的邏輯合成。
3. 靜態時序分析：Prime Time（Synopsys）
*使用靜態時序分析工具Prime Time的操作方式。
*理解輸入延時、輸出延時、時序弧等概念。
*對邏輯合成後的電路設計進行靜態時序分析，分析關鍵路徑。
4. 版圖合成：SOC Encounter（Cadence）
*瞭解並輸入應用SOC Encounter進行版圖合成的各類庫檔及邏輯合成檔。
*進行版圖規劃設計。
*進行電源網路合成。
*進行自動佈局。
*進行時鐘樹合成。
*進行自動佈線，完成版圖合成。
*版圖驗證:
**將版圖合成的結果導入模擬IC設計工具IC5141。
**應用版圖驗證工具Assura對版圖進行DRC驗證、LVS驗證。
5. 自動測試向量生成：TetraMAX（Synopsys）
*熟悉測試向量合成工具TetraMAX的操作。
*對電路的DFT合成網表構造ATPG模型。
*進行設計規則檢查。
*外部輸入測試圖形的故障類比。
6. 形式驗證：Formality（Synopsys）
*使用形式驗證工具Formality的基本概念與軟體操作流程。
*讀入設計、設置資訊、匹配比較點與驗證。
*結果分析與除錯。
7.
版圖驗證工具：IC5141、Assura （Cadence）
IC設計流程與使用工具:
