使用MakeFile執行NC-Verilog

  使用 NCLaunch編譯時在操作滑鼠點選要編譯的Verilog檔案與選取Testbench檔案比較花時間，改用MakeFile會比較節省時間。

1. 在Verilog與Testbench檔案的下增加一個MakeFile檔案。

2. 開啟並輸入。

VLOG =ncvlog

ELAB =ncelab

SIM =ncsim -gui

SRC =Test.v testbench.v

TP =testbench

VLOG_CONF =-update -linedebug -status

ELAB_CONF =-access +wc -status

SIM_CONF =-status

RM =-rm -rf

TMPFILE =*.log *.key INCA_libs waves.shm

all ::clean compile elab sim 

compile:

<TAB>$(VLOG) $(SRC) $(VLOG_CONF)

elab:

<TAB>$(ELAB) $(TP) $(ELAB_CONF)

sim:

<TAB>$(SIM) $(TP) $(SIM_CONF)

clean:

<TAB>$(RM) $(TMPFILE)

3. 開啟Terminal，在MakeFile路徑中輸入"make all"，按"Enter"鍵後，就會自動編譯並開啟模擬視窗。

4. 開啟模擬視窗，其它操作與之前相同。