Quartus II 13.0 - (2) Verilog HDL數位電路設計

(1). 按"New"新增檔案ICON。

 (2). 選擇"Verilog HDL File"選項。

 (3). 撰寫Verilog HDL程式，程式範例如下所示，要注意的是，程式module xxx的名稱要用當初建立New Project時的名稱相同，不然編譯時會出現Error，撰寫程式完畢按"Save"。

`timescale 1 ns/1 ns

module Test(a, b, c, d, En, Sel, f);
input  a, b, c, d, En, Sel;
output f;
wire   f;

wire   g, h, i, j;

assign g = a | b;

assign i = g & En;

assign h = c | d;

assign j = h & En;

assign f = (Sel==1'b0) ? i : j;

endmodule

(4). 輸入存檔名稱後按"存檔"，檔名輸入與程式中module名稱相同。

 (5). 按"Start Analysis & Synthesis"，看看程式有沒有錯誤與合成電路。

 (6). 如果沒有錯誤，會如下圖所示。"Total logic elements"表示FPGA所需要Logic gate數量，建議檢查其值，再找尋適合的FPGA型號。